a)  Synplify Pro 解决方案

随着FPGA的容量已经超过了数百门的范围，并且速度也超过了200MHz，对工具的要求也随之增长。Synplify Pro定位于复杂可编程逻辑设计，可以使你轻松的提高复杂FPGA设计的性能，节约开发时间。这个工具还具有一些功能能够帮助开发组管理复杂的开发项目，以达到最佳的结果。

b)  BEST算法的特点

Synopsys的FPGA产品都是基于BEST（Behavior Extracting Synthesis Technology）算法。BEST算法使Synplify Pro把高密度的FPGA设计的性能达到极限，同时芯片逻辑资源的效率也会达到最优。这些都会在很短的编译时间内完成，比传统的工具快很多。

c)  约束的控制

Synopsys的FPGA图形化的约束编辑器SCOPE（Synthesis Constraints Optimization Environment），提供了一个友好的约束编辑环境，允许对特定的设计做多套的约束。可以用多套约束来控制clock、register、I/O、multicycle path、false path等设置来控制综合及布局/布线。

d)  HDL Analyst环境

Synplify Pro的HDL Analyst可以提供很强大的RTL图形分析和调试环境。

e)  有限状态机的实现

Synplify Pro可以自动的找到您设计中的有限状态机。它可以根据您的约束对有限状态机的不同编码方式做评估并找出最佳的编码。FSM Compiler可以产生有限状态机的示意图，使查看结果更方便，并且可以交叉标识回源代码。

f)   RTL源代码，RTL视图以及Technology视图之间的交互

g)  自动Retiming

Synplify Pro集成了一个优秀的功能，它可以自动地通过移动组合逻辑之间的寄存器来平衡延时，使用retiming技术最多可以提高电路性能高达25%。